Lộ Trình Phát Triển Chip: Tiến Trình Dưới 1nm Đến 2034, 2D FETs Dưới 0.2nm Vào 2046

Định luật Moore có thể đã chậm lại, nhưng sự tiến bộ trong phát triển logic vẫn tiếp diễn không ngừng. Một lộ trình mới đây vừa hé lộ những nút tiến trình dưới 1nm sẽ xuất hiện vào khoảng năm 2034, mở ra một kỷ nguyên đầy hứa hẹn cho ngành công nghiệp bán dẫn.

Tốc độ phát triển của các công nghệ tiến trình đã chậm lại khi chúng ta bước vào kỷ nguyên Angstrom. Mặc dù các nút công nghệ mới hơn vẫn mang lại những cải tiến đáng kể, chi phí sản xuất ngày càng tăng cao do yêu cầu về máy móc thiết bị phức tạp và đắt đỏ. Hơn nữa, sự phụ thuộc vào chiplet thông qua các giải pháp đóng gói tiên tiến đã làm giảm nhu cầu chuyển đổi ngay lập tức sang các nút mới hơn, vì chiplet mang lại thiết kế chip có khả năng mở rộng và tiết kiệm chi phí.

IMEC, trung tâm nghiên cứu và đổi mới độc lập lớn nhất thế giới về công nghệ nano điện tử, chủ yếu đặt tại Bỉ, đã chia sẻ lộ trình phát triển kéo dài từ thập niên 2020 đến 2040, nêu bật những đổi mới lớn dự kiến sẽ xuất hiện trong ngành công nghiệp bán dẫn.

Định luật Moore vẫn tiếp tục tồn tại, nhưng với tốc độ chậm hơn

Lộ trình đầu tiên của IMEC chỉ ra sự mở rộng logic từ năm 1998 đến 2026. Từ năm 1998 đến 2010, mật độ logic đã tăng 50% mỗi năm, nghĩa là diện tích SRAM giảm đi một nửa hàng năm. Tuy nhiên, từ năm 2010 đến 2026, chúng ta đang tiến gần hơn đến một sự mở rộng tuyến tính, cho thấy không có sự mở rộng đáng kể nào đạt được trong logic trong vài năm qua.

Tuy nhiên, ngành công nghiệp luôn đòi hỏi hiệu suất cao hơn, và điều đó đến từ mật độ cao hơn. Đây là lúc công nghệ 2.5D/3D phát huy sức mạnh của mình, nhưng nó cũng có những hạn chế về điện năng, nhiệt độ và chi phí. Gần đây, TSMC đã giới thiệu công nghệ đóng gói SoW (System-on-Wafer), mở rộng thiết kế CoWoS (Chip-on-Wafer-on-Substrate) hiện có, dành cho các thiết kế chip tập trung vào tính toán quy mô lớn. Các thiết kế chip AI cũng đòi hỏi sự phối hợp chặt chẽ giữa chip và bộ nhớ, với DRAM đóng vai trò thiết yếu trong việc cung cấp năng lượng cho nhu cầu AI hiện đại.

Nhưng mặc dù sự phụ thuộc vào chiplet và các giải pháp đóng gói tiên tiến tăng lên gấp mười lần, các công nghệ logic vẫn sẽ tiếp tục phát triển trong tương lai. Để làm nổi bật một số công nghệ sắp ra mắt, IMEC đã trình bày "Lộ trình thiết bị logic" mới nhất của mình. Lộ trình này thiên về nghiên cứu và cung cấp cho chúng ta một khung thời gian để mong đợi các công nghệ tiến trình thế hệ tiếp theo. Năm tương ứng với nút tiến trình không chỉ ra thời gian sản xuất mà liên quan đến thời điểm hoàn thành phát triển công nghệ đó.

Kỷ nguyên dưới 2nm

Nhìn vào lộ trình, trước hết chúng ta có các nút "Nanosheet", sẽ sử dụng Nanosheet FETs hoặc công nghệ bóng bán dẫn GAA (Gate-All-Around). Nanosheets sẽ bắt đầu với N2 của TSMC, dự kiến ra mắt trong năm nay. Công nghệ tiến trình này đã được sản xuất hàng loạt với các nút tiếp theo, dưới 2nm, sẵn sàng sản xuất vào cuối năm nay. TSMC và Intel có kế hoạch tung ra một số công nghệ dưới 2nm, bao gồm A16, A14, A13, A12 từ TSMC và 14A cùng với các tối ưu hóa từ Intel.

Nút dựa trên Nanosheet cuối cùng dự kiến là A10 vào khoảng năm 2031, sẽ đưa chúng ta vào kỷ nguyên dưới 1nm.

Kỷ nguyên dưới 1nm

Đối với các công nghệ tiến trình dưới 1nm, các nhà sản xuất bán dẫn dự kiến sẽ sử dụng Complementary FETs (CFETs), vốn lấy cùng công nghệ nanosheet và xếp chồng chúng theo chiều dọc. Điều này giúp giảm diện tích cell và tăng mật độ bóng bán dẫn. Nút tiến trình đầu tiên sử dụng CFETs dự kiến vào năm 2034 và sẽ cung cấp công nghệ tiến trình dưới 1nm đầu tiên.

Công nghệ tiến trình A7 (0.7nm) sẽ được tiếp nối bởi A5 (0.5nm) vào năm 2036 và A3 (0.3nm) vào năm 2040. Khi công nghệ CFET cải thiện, chúng ta có thể thấy mật độ bóng bán dẫn của các mạch logic CMOS tăng lên tới 80%.

Tiếp theo, chúng ta sẽ chuyển sang kỷ nguyên 2 Angstrom, sẽ có công nghệ 2D FET. Đây là lúc việc sử dụng vật liệu mới sẽ phát huy tác dụng để tạo thành cấu trúc 2D CFETs hoặc 2D Nanosheet. 2D FETs sẽ được ứng dụng lần đầu vào năm 2043 trong nút A2 (0.2nm), và sẽ được tiếp nối bởi công nghệ dưới A2 (<0.2nm) vào năm 2046. Một lần nữa, lộ trình này vẫn còn mang tính lý thuyết; rất nhiều điều có thể thay đổi trong chu trình phát triển và khung thời gian cho mỗi công nghệ tương ứng.

Lộ trình tiếp theo làm nổi bật việc mở rộng BEOL (Back-End-of-Line), giới thiệu các vật liệu được sử dụng để kết nối các bóng bán dẫn. Phương pháp tiêu chuẩn hiện tại là Dual-Damascene & Single-Damascene, liên quan đến quy trình đồng với bước kim loại 24-26nm. Quy trình này sẽ được cải thiện cho đến năm 2028 và công nghệ A14, với kích thước bước giảm xuống 20-22nm.

Khi công nghệ phát triển, các nút cấp 1nm và dưới 1nm sẽ chuyển sang các phương pháp Semi-damascene / Subtractive Metallization. Tại đây, Ru (Ruthenium) sẽ thay thế đồng, tạo ra các khe hở không khí có chủ đích và các đường via tự căn chỉnh. Những cải tiến này mang lại các đường via không rào cản để giảm điện trở và ít thể tích "lãng phí" hơn để tăng độ dẫn điện logic.

Bước tiến lớn tiếp theo sẽ dành cho các công nghệ 0.5nm và các nút phụ, sẽ tận dụng các vật liệu thay thế như Epitaxial PtCoO₂ (platinum cobalt oxide) trên Sapphire, mang lại điện trở cực thấp. Điều này sẽ dẫn đến kích thước bước cực nhỏ, dao động từ 16nm xuống 12nm.

Chuyển sang công nghệ điện năng, lộ trình bao gồm các tính năng sắp tới cho đến năm 2032. Kế hoạch chủ yếu liên quan đến việc di chuyển IVR (Integrated Voltage Regulators), hiện đang nằm trên PCB của bo mạch chủ, vào bên trong chính PCB đó. Các IVR mới này cũng sẽ giúp giảm điện áp từ 48V DC xuống 12V DC, và sau đó tiếp tục xuống chỉ 0.8V DC.

Lộ trình 2026-2027 cho thấy IVR nằm trong PCB của bo mạch chủ. IVR nằm ngay bên dưới gói chip chính, chứa bộ trung gian được phân bổ cho các IC 3D và gói DRAM khác nhau. Các giải pháp này sẽ được tích hợp vào trong gói chip vào năm 2028-2032, tận dụng công nghệ thế hệ tiếp theo như tụ điện MIM 2.5D và các thiết bị nguồn Can/SI. Cần nhớ rằng tụ điện MiM (Metal-in-Metal) cũng đang được Intel tận dụng cho các giải pháp đóng gói tiên tiến 2.5D của EMIB. EMIB cũng nhúng nguồn điện vào logic thông qua TSV (Through Silicon Vias).

Những lộ trình này cho thấy rằng mặc dù có những giới hạn vật lý trong việc thu nhỏ truyền thống, việc xếp chồng 3D, vật liệu mới và kiến trúc thông minh sẽ thúc đẩy mật độ cao hơn, hiệu suất tốt hơn và hiệu quả năng lượng trong nhiều thập kỷ tới. Lộ trình này nhấn mạnh sự tiến bộ mạnh mẽ trong các chip cung cấp năng lượng cho AI, HPC và các công nghệ tương lai.